▍ 1、為什么要重視電源噪聲問(wèn)題 

芯片內(nèi)部有成千上萬(wàn)個(gè)晶體管，這些晶體管組成內(nèi)部的門(mén)電路、組合邏輯、寄存器、計(jì)數(shù)器、延遲線、狀態(tài)機(jī)、以及其他邏輯功能。隨著芯片的集成度越來(lái)越高，內(nèi)部晶體管數(shù) 越來(lái)越大。芯片的外部引腳數(shù)有限，為一個(gè)晶體管提供單獨(dú)的供電引腳是不現(xiàn)實(shí)的。芯 片的外部電源引腳提供給內(nèi)部晶體管一個(gè)公共的供電節(jié)點(diǎn)， 因此內(nèi)部晶體管狀態(tài)的轉(zhuǎn)換必 然引起電源噪聲在芯片內(nèi)部的傳遞。 
對(duì)內(nèi)部各個(gè)晶體管的操作通常由內(nèi)核時(shí)鐘或片內(nèi)外設(shè)時(shí)鐘同步， 但是由于內(nèi)部延時(shí)的 差別，各個(gè)晶體管的狀態(tài)轉(zhuǎn)換不可能是嚴(yán)格同步的，當(dāng)某些晶體管已完成了狀態(tài)轉(zhuǎn)換，另 一些晶體管可能仍處于轉(zhuǎn)換過(guò)程中。芯片內(nèi)部處于高電平的門(mén)電路會(huì)把電源噪聲傳遞到其 他門(mén)電路的輸入部分。如果接受電源噪聲的門(mén)電路此時(shí)處于電平轉(zhuǎn)換的不定態(tài)區(qū)域，那么電 源噪聲可能會(huì)被放大，并在門(mén)電路的輸出端產(chǎn)生矩形脈沖干擾，進(jìn)而引起電路的邏輯錯(cuò)誤。芯片外部電源引腳處的噪聲通過(guò)內(nèi)部門(mén)電路的傳播，還可能會(huì)觸發(fā)內(nèi)部寄存器產(chǎn)生狀態(tài)轉(zhuǎn)換。
除了對(duì)芯片本身工作狀態(tài)產(chǎn)生影響外，電源噪聲還會(huì)對(duì)其他部分產(chǎn)生影響。比如電源噪 聲會(huì)影響晶振、PLL、DLL 的抖動(dòng)特性，AD 轉(zhuǎn)換電路的轉(zhuǎn)換精度等。由于最終產(chǎn)品工作溫度的變化以及生產(chǎn)過(guò)程中產(chǎn)生的不一致性，如果是由于電源系統(tǒng)產(chǎn) 生的問(wèn)題，電路將非常難調(diào)試，因此最好在電路設(shè)計(jì)之初就遵循某種成熟的設(shè)計(jì)規(guī)則，使電 源系統(tǒng)更加穩(wěn)健。

▍ 2、電源系統(tǒng)噪聲余分析 

絕大多數(shù)芯片都會(huì)給出一個(gè)正常工作的電壓范圍，這個(gè)值通常是±5%。例如：對(duì)于 3.3V 電壓，為滿(mǎn)足芯片正常工作，供電電壓在 3.13V 到 3.47V 之間，或 3.3V±165mV。對(duì)于 1.2V 電壓，為滿(mǎn)足芯片正常工作，供電電壓在 1.14V 到 1.26V 之間，或 1.2V±60mV。這些限 制可以在芯片 datasheet 中的 recommended operating conditions 部分查到。這些限制要考 慮兩個(gè)部分，第一是穩(wěn)壓芯片的直流輸出誤差，第二是電源噪聲的峰值幅度。老式的穩(wěn)壓芯 片的輸出電壓精度通常是±2.5%，因此電源噪聲的峰值幅度不應(yīng)超過(guò)±2.5%。當(dāng)然隨著芯片 工藝的提高，現(xiàn)代的穩(wěn)壓芯片直流精度更高，可能會(huì)達(dá)到±1%以下，TI 公司的開(kāi)關(guān)電源芯 片 TPS54310 精度可達(dá)±1%，線性穩(wěn)壓源 AMS1117 可達(dá)±0.2%。但是要記住，達(dá)到這樣 的精度是有條件的，包括負(fù)載情況，工作溫度等限制。因此可靠的設(shè)計(jì)還是以±2.5%這個(gè)值 更把握些。如果你能確保所用的芯片安裝到電路板上后能達(dá)到更高的穩(wěn)壓精度，那么你可以 為你的這款設(shè)計(jì)單獨(dú)進(jìn)行噪聲余計(jì)算。本文著重電源部分設(shè)計(jì)的原理說(shuō)明，電源噪聲余 將使用±2.5%這個(gè)值。
電源噪聲余計(jì)算非常簡(jiǎn)單，方法如下：
比如芯片正常工作電壓范圍為 3.13V~3.47V 之間，穩(wěn)壓芯片標(biāo)稱(chēng)輸出 3.3V。安裝到 電路板上后，穩(wěn)壓芯片輸出 3.36V。那么容許電壓變化范圍為 3.47-3.36=0.11V=110mV。穩(wěn) 壓芯片輸出精度±1%，即±3.36*1%=±33.6 mV。電源噪聲余為 110-33.6=76.4 mV。
計(jì)算很簡(jiǎn)單，但是要注意四個(gè)問(wèn)題：

第一，穩(wěn)壓芯片輸出電壓能精確的定在 3.3V 么？外圍器件如電阻電容電感的參數(shù)也不 是精確的，這對(duì)穩(wěn)壓芯片的輸出電壓有影響，所以這里用了 3.36V 這個(gè)值。在安裝到電路板上之前，你不可能預(yù)測(cè)到準(zhǔn)確的輸出電壓值。
第二， 工作環(huán)境是否符合穩(wěn)壓芯片手冊(cè)上的推薦環(huán)境？器件老化后參數(shù)還會(huì)和芯片手 冊(cè)上的一致么？
第三，負(fù)載情況怎樣？這對(duì)穩(wěn)壓芯片的輸出電壓也有影響。
第四，電源噪聲最終會(huì)影響到信號(hào)質(zhì)。而信號(hào)上的噪聲來(lái)源不僅僅是電源噪聲，反射 串?dāng)_等信號(hào)完整性問(wèn)題也會(huì)在信號(hào)上疊加噪聲，不能把所有噪聲余都分配給電源系統(tǒng)。所 以，在設(shè)計(jì)電源噪聲余的時(shí)候要留有余地。
另一個(gè)重要問(wèn)題是：不同電壓等級(jí)，對(duì)電源噪聲余要求不一樣，按±2.5%計(jì)算的話， 1.2V 電壓等級(jí)的噪聲余只有 30mV。這是一個(gè)很苛刻的限制，設(shè)計(jì)的時(shí)候要謹(jǐn)慎些。模 擬電路對(duì)電源的要求更高。電源噪聲影響時(shí)鐘系統(tǒng)，可能會(huì)引起時(shí)序匹配問(wèn)題。因此必須重 視電源噪聲問(wèn)題。 

▍ 3、電源噪聲是如何產(chǎn)生的？ 

電源系統(tǒng)的噪聲來(lái)源有三個(gè)方面：
第一，穩(wěn)壓電源芯片本身的輸出并不是恒定的，會(huì)有一定的波紋。這是由穩(wěn)壓芯片自身 決定的，一旦選好了穩(wěn)壓電源芯片，對(duì)這部分噪聲我們只能接受，無(wú)法控制。
第二，穩(wěn)壓電源無(wú)法實(shí)時(shí)響應(yīng)負(fù)載對(duì)于電流需求的快速變化。穩(wěn)壓電源芯片通過(guò)感知其 輸出電壓的變化，調(diào)整其輸出電流，從而把輸出電壓調(diào)整到額定輸出值。多數(shù)常用的穩(wěn)壓源 調(diào)整電壓的時(shí)間在 ms~us 級(jí)。因此，對(duì)于負(fù)載電流變化頻率在直流到幾百 KHz 之間時(shí)，穩(wěn) 壓源可以很好的做出調(diào)整，保持輸出電壓的穩(wěn)定。當(dāng)負(fù)載瞬態(tài)電流變化頻率超出這一范圍時(shí)， 穩(wěn)壓源的電壓輸出會(huì)出現(xiàn)跌落，從而產(chǎn)生電源噪聲?，F(xiàn)在，微處理器的內(nèi)核及外設(shè)的時(shí)鐘頻 率已超過(guò)了 600 MHz，內(nèi)部晶體管電平轉(zhuǎn)換時(shí)間下降到 800 ps 以下。這要求電源分配系 統(tǒng)必須在直流到 1GHz 范圍內(nèi)都能快速響應(yīng)負(fù)載電流的變化， 但現(xiàn)有穩(wěn)壓電源芯片不可能 滿(mǎn)足這一苛刻要求。我們只能用其他方法補(bǔ)償穩(wěn)壓源這一不足，這涉及到后面要講的電源去 耦。
第三，負(fù)載瞬態(tài)電流在電源路徑阻抗和地路徑阻抗上產(chǎn)生的壓降。PCB 板上任何電氣 路徑不可避免的會(huì)存在阻抗，不論是完整的電源平面還是電源引線。對(duì)于多層板，通常提供 一個(gè)完整的電源平面和地平面，穩(wěn)壓電源輸出首先接入電源平面，供電電流流電源平面， 到達(dá)負(fù)載電源引腳。地路徑和電源路徑類(lèi)似，只不過(guò)電流路徑變成了地平面。完整平面的阻 抗很低，但確實(shí)存在。如果不使用平面而使用引線，那么路徑上的阻抗會(huì)更高。另外，引腳 及焊盤(pán)本身也會(huì)有寄生電感存在，瞬態(tài)電流流此路徑必然產(chǎn)生壓降，因此負(fù)載芯片電源引 腳處的電壓會(huì)隨著瞬態(tài)電流的變化而波動(dòng)，這就是阻抗產(chǎn)生的電源噪聲。在電源路徑表現(xiàn)為 負(fù)載芯片電源引腳處的電壓軌道塌陷， 在地路徑表現(xiàn)為負(fù)載芯片地引腳處的電位和參考地 電位不同 （注意，這和地彈不同，地彈是指芯片內(nèi)部參考地電位相對(duì)于板級(jí)參考地電位的 跳變）

▍ 4、電容退耦的兩種解釋

采用電容退耦是解決電源噪聲問(wèn)題的主要方法。這種方法對(duì)提高瞬態(tài)電流的響應(yīng)速度， 降低電源分配系統(tǒng)的阻抗都非常有效。
對(duì)于電容退耦， 很多資料中都有涉及， 但是闡述的角度不同。有些是從局部電荷存 儲(chǔ) （即儲(chǔ)能）的角度來(lái)說(shuō)明，有些是從電源分配系統(tǒng)的阻抗的角度來(lái)說(shuō)明，還有些資料的說(shuō)明更為混亂，一會(huì)提儲(chǔ)能，一會(huì)提阻抗，因此很多人在看資料的時(shí)候感到有些迷惑。其實(shí)， 這兩種提法，本質(zhì)上是相同的，只不過(guò)看待問(wèn)題的視角不同而已。為了讓大家有個(gè)清楚的認(rèn) 識(shí)，本文分別介紹一下這兩種解釋。 
4.1 從儲(chǔ)能的角度來(lái)說(shuō)明電容退耦原理。 
在制作電路板時(shí)， 通常會(huì)在負(fù)載芯片周?chē)胖煤芏嚯娙荩?這些電容就起到電源退耦作 用。其原理可用圖 1 說(shuō)明。 

當(dāng)負(fù)載電流不變時(shí)，其電流由穩(wěn)壓電源部分提供，即圖中的 I0，方向如圖所示。此時(shí) 電容兩端電壓與負(fù)載兩端電壓一致，電流 Ic 為 0，電容兩端存儲(chǔ)相當(dāng)數(shù)的電荷，其電荷 數(shù)和電容有關(guān)（C=Q/U）。當(dāng)負(fù)載瞬態(tài)電流發(fā)生變化時(shí)，由于負(fù)載芯片內(nèi)部晶體管電平 轉(zhuǎn)換速度極快，必須在極短的時(shí)間內(nèi)為負(fù)載芯片提供足夠的電流。但是穩(wěn)壓電源無(wú)法很快 響應(yīng)負(fù)載電流的變化，因此，電流 I0不會(huì)馬上滿(mǎn)足負(fù)載瞬態(tài)電流要求，因此負(fù)載芯片電壓 會(huì)降低。但是由于電容電壓與負(fù)載電壓相同，因此電容兩端存在電壓變化。對(duì)于電容來(lái)說(shuō)電 壓變化必然產(chǎn)生電流，此時(shí)電容對(duì)負(fù)載放電，電流 Ic 不再為 0，為負(fù)載芯片提供電流。根 據(jù)電容等式： 

只要電容 C 足夠大，只需很小的電壓變化，電容就可以提供足夠大的電流，滿(mǎn)足負(fù) 載瞬態(tài)電流的要求。這樣就保證了負(fù)載芯片電壓的變化在容許的范圍內(nèi)。這里，相當(dāng)于電容 預(yù)先存儲(chǔ)了一部分電能，在負(fù)載需要的時(shí)候釋放出來(lái)，即電容是儲(chǔ)能元件。儲(chǔ)能電容的存在 使負(fù)載消耗的能得到快速補(bǔ)充，因此保證了負(fù)載兩端電壓不至于有太大變化，此時(shí)電容擔(dān) 負(fù)的是局部電源的角色。 
從儲(chǔ)能的角度來(lái)理解電源退耦，非常直觀易懂，但是對(duì)電路設(shè)計(jì)幫助不大。從阻抗的角 度理解電容退耦，能讓我們?cè)O(shè)計(jì)電路時(shí)有章可循。實(shí)際上，在決定電源分配系統(tǒng)的去耦電容 的時(shí)候，用的就是阻抗的概念。
4.2 從阻抗的角度來(lái)理解退耦原理。 
將圖 1 中的負(fù)載芯片拿掉，如圖 2 所示。從 AB 兩點(diǎn)向左看過(guò)去，穩(wěn)壓電源以及電容退耦系統(tǒng)一起，可以看成一個(gè)復(fù)合的電源系統(tǒng)。這個(gè)電源系統(tǒng)的特點(diǎn)是：不論 AB 兩點(diǎn)間 負(fù)載瞬態(tài)電流如何變化，都能保證 AB 兩點(diǎn)間的電壓保持基本穩(wěn)定，即 AB 兩點(diǎn)間電壓變 化很小。

我們可以用一個(gè)等效電源模型表示上面這個(gè)復(fù)合的電源系統(tǒng)，如圖 3 

對(duì)于這個(gè)電路可寫(xiě)出如下等式：

我們的最終設(shè)計(jì)目標(biāo)是，不論 AB 兩點(diǎn)間負(fù)載瞬態(tài)電流如何變化，都要保持 AB 兩點(diǎn) 間電壓變化范圍很小，根據(jù)公式 2，這個(gè)要求等效于電源系統(tǒng)的阻抗 Z 要足夠低。在圖 2 中，我們是通過(guò)去耦電容來(lái)達(dá)到這一要求的，因此從等效的角度出發(fā)，可以說(shuō)去耦電容降低 了電源系統(tǒng)的阻抗。另一方面，從電路原理的角度來(lái)說(shuō)，可得到同樣結(jié)論。電容對(duì)于交流信 號(hào)呈現(xiàn)低阻抗特性，因此加入電容，實(shí)際上也確實(shí)降低了電源系統(tǒng)的交流阻抗（1/jwc）。 
從阻抗的角度理解電容退耦，可以給我們?cè)O(shè)計(jì)電源分配系統(tǒng)帶來(lái)極大的方便。實(shí)際上， 電源分配系統(tǒng)設(shè)計(jì)的最根本的原則就是使阻抗最小。最有效的設(shè)計(jì)方法就是在這個(gè)原則指 導(dǎo)下產(chǎn)生的。 
▍5、實(shí)際電容的特性
正確使用電容進(jìn)行電源退耦，必須了解實(shí)際電容的頻率特性。理想電容器在實(shí)際中是不存在的，這就是為什么常聽(tīng)到“電容不僅僅是電容”的原因。
實(shí)際的電容器總會(huì)存在一些寄生參數(shù)，這些寄生參數(shù)在低頻時(shí)表現(xiàn)不明顯，但是高頻情 況下，其重要性可能會(huì)超過(guò)容值本身。圖 4 是實(shí)際電容器的 SPICE 模型，圖中，ESR 代表 等效串聯(lián)電阻，ESL 代表等效串聯(lián)電感或寄生電感，C 為理想電容。

等效串聯(lián)電感（寄生電感）無(wú)法消除，只要存在引線，就會(huì)有寄生電感。這從磁場(chǎng)能 變化的角度可以很容易理解，電流發(fā)生變化時(shí)，磁場(chǎng)能發(fā)生變化，但是不可能發(fā)生能躍 變，表現(xiàn)出電感特性。寄生電感會(huì)延緩電容電流的變化，電感越大，電容充放電阻抗就越大， 反應(yīng)時(shí)間就越長(zhǎng)。等效串聯(lián)電阻也不可消除的，很簡(jiǎn)單，因?yàn)橹谱麟娙莸牟牧喜皇浅瑢?dǎo)體。討論實(shí)際電容特性之前，首先介紹諧振的概念。對(duì)于圖 4 的電容模型，其復(fù)阻抗為： 

當(dāng)頻率很低時(shí)，2πf ESL < 1/ 2πfC，整個(gè)電容器表現(xiàn)為電容性， 
當(dāng)頻率很高時(shí)，2πf ESL > 1/ 2πfC，電容器此時(shí)表現(xiàn)為電感性，因此“高頻時(shí)電容不再 是電容” ，而呈現(xiàn)為電感。當(dāng) 

此時(shí)容性阻抗矢與感性阻抗之差為 0，電容的總阻抗最小，表現(xiàn)為純電阻特性。該頻 率點(diǎn)就是電容的自諧振頻率。自諧振頻率點(diǎn)是區(qū)分電容是容性還是感性的分界點(diǎn)， 高于諧 振頻率時(shí)， “電容不再是電容” ， 因此退耦作用將下降。因此，實(shí)際電容器都有一定的 工作頻率范圍，只有在其工作頻率范圍內(nèi)，電容才具有很好的退耦作用，使用電容進(jìn)行電源 退耦時(shí)要特別關(guān)注這一點(diǎn)。寄生電感（等效串聯(lián)電感）是電容器在高于自諧振頻率點(diǎn)之后退 耦功能被消弱的根本原因。圖 5 顯示了一個(gè)實(shí)際的 0805 封裝 0.1uF 陶瓷電容，其阻抗隨 頻率變化的曲線。

電容的自諧振頻率值和它的電容值及等效串聯(lián)電感值有關(guān)，使用時(shí)可查看器件手冊(cè)，了 解該項(xiàng)參數(shù)，確定電容的有效頻率范圍。下面列出了 AVX 生產(chǎn)的陶瓷電容不同封裝的各項(xiàng) 參數(shù)值。 

電容的等效串聯(lián)電感和生產(chǎn)工藝和封裝尺寸有關(guān)，同一個(gè)廠家的同種封裝尺寸的電容， 其等效串聯(lián)電感基本相同。通常小封裝的電容等效串聯(lián)電感更低，寬體封裝的電容比窄體封 裝的電容有更低的等效串聯(lián)電感。 
既然電容可以看成 RLC 串聯(lián)電路，因此也會(huì)存在品質(zhì)因數(shù)，即 Q 值，這也是在使用電 容時(shí)的一個(gè)重要參數(shù)。 
電路在諧振時(shí)容抗等于感抗，所以電容和電感上兩端的電壓有效值必然相等，電容上的 電壓有效值 UC=I*1/ωC=U/ωCR=QU，品質(zhì)因數(shù) Q=1/ωCR，這里 I 是電路的總電流。電感 上的電壓有效值 UL=ωL*I=ωL*U/R=QU， 品質(zhì)因數(shù) Q=ωL/R。因?yàn)椋篣C=UL  所以 Q=1/ω CR=ωL/R。電容上的電壓與外加信號(hào)電壓 U 之比 UC/U=（I*1/ωC）/RI=1/ωCR=Q。電感上 的電壓與外加信號(hào)電壓 U 之比 UL/U=ωLI/RI=ωL/R=Q。從上面分析可見(jiàn)，電路的品質(zhì)因數(shù) 越高，電感或電容上的電壓比外加電壓越高。

Q 值影響電路的頻率選擇性。當(dāng)電路處于諧振頻率時(shí)，有最大的電流，偏離諧振頻率時(shí) 總電流小。我們用 I/I0 表示通過(guò)電路的電流與諧振電路中電流的比值，即相對(duì)變化率。ω/ω0 表示頻率偏離諧振頻率程度。圖 6 顯示了 I/I0 與ω/ω0關(guān)系曲線。這里有三條曲線， 對(duì)應(yīng)三個(gè)不同的 Q 值，其中有 Q1>Q2>Q3。從圖中可看出當(dāng)外加信號(hào)頻率 ω 偏離電路的 諧振頻率 ω0 時(shí)，I/I0 均小于 1。Q 值越高在一定的頻偏下電流下降得越快，其諧振曲線 越尖銳。也就是說(shuō)電路的選擇性是由電路的品質(zhì)因素 Q 所決定的，Q 值越高選擇性越好。在電路板上會(huì)放置一些大的電容，通常是坦電容或電解電容。這類(lèi)電容有很低的 ESL，但是 ESR 很高，因此 Q 值很低，具有很寬的有效頻率范圍，非常適合板級(jí)電源濾波。 

▍ 6、電容的安裝諧振頻率

上一節(jié)介紹的是電容自身的參數(shù)， 當(dāng)電容安裝到電路板上后， 還會(huì)引入額外的寄生參 數(shù)，從而引起諧振頻率的偏移。充分理解電容的自諧振頻率和安裝諧振頻率非常重要，在計(jì) 算系統(tǒng)參數(shù)時(shí)，實(shí)際使用的是安裝諧振頻率，而不是自諧振頻率，因?yàn)槲覀冴P(guān)注的是電容安 裝到電路板上之后的表現(xiàn)。 
電容在電路板上的安裝通常包括一小段從焊盤(pán)拉出的引出線，兩個(gè)或更多的過(guò)孔。我們 知道，不論引線還是過(guò)孔都存在寄生電感。寄生電感是我們主要關(guān)注的重要參數(shù)，因?yàn)樗鼘?duì) 電容的特性影響最大。電容安裝后，可以對(duì)其周?chē)恍∑瑓^(qū)域有效去耦，這涉及到去耦半徑 問(wèn)題，本文后面還要詳細(xì)講述?，F(xiàn)在我們考察這樣一種情況，電容要對(duì)距離它 2 厘米處的 一點(diǎn)去耦，這時(shí)寄生電感包括哪幾部分。首先，電容自身存在寄生電感。從電容到達(dá)需要去 耦區(qū)域的路徑上包括焊盤(pán)、一小段引出線、過(guò)孔、2 厘米長(zhǎng)的電源及地平面，這幾個(gè)部分都 存在寄生電感。相比較而言，過(guò)孔的寄生電感較大?？梢杂霉浇朴?jì)算一個(gè)過(guò)孔的寄生電 感有多大。 公式為 

 

其中：L 是過(guò)孔的寄生電感，單位是 nH。h 為過(guò)孔的長(zhǎng)度，和板厚有關(guān)，單位是英寸。d 為過(guò)孔的直徑，單位是英寸。下面就計(jì)算一個(gè)常見(jiàn)的過(guò)孔的寄生電感，看看有多大，以便 有一個(gè)感性認(rèn)識(shí)。設(shè)過(guò)孔的長(zhǎng)度為 63mil（對(duì)應(yīng)電路板的厚度 1.6 毫米，這一厚度的電路板 很常見(jiàn)） ，過(guò)孔直徑 8mil，根據(jù)上面公式得： 

這一寄生電感比很多小封裝電容自身的寄生電感要大， 必須考慮它的影響。過(guò)孔的直 徑越大，寄生電感越小。過(guò)孔長(zhǎng)度越長(zhǎng)，電感越大。下面我們就以一個(gè) 0805 封裝 0.01uF 電容為例，計(jì)算安裝前后諧振頻率的變化。參數(shù)如下：容值：C=0.01uF。電容自身等效 串聯(lián)電感：ESL=0.6 nH。安裝后增加的寄生電感：Lmount=1.5nH。 
電容的自諧振頻率： 

安裝后的總寄生電感：0.6+1.5=2.1nH。注意，實(shí)際上安裝一個(gè)電容至少要兩個(gè)過(guò)孔，寄 生電感是串聯(lián)的，如果只用兩個(gè)過(guò)孔，則過(guò)孔引入的寄生電感就有 3nH。但是在電容的 一端都并聯(lián)幾個(gè)過(guò)孔，可以有效小總的寄生電感，這和安裝方法有關(guān)。 
安裝后的諧振頻率為： 

可見(jiàn)，安裝后電容的諧振頻率發(fā)生了很大的偏移，使得小電容的高頻去耦特性被消弱。在進(jìn)行電路參數(shù)設(shè)計(jì)時(shí)，應(yīng)以這個(gè)安裝后的諧振頻率計(jì)算，因?yàn)檫@才是電容在電路板上的實(shí) 際表現(xiàn)。 
安裝電感對(duì)電容的去耦特性產(chǎn)生很大影響，應(yīng)盡小。實(shí)際上，如何最大程度的小 安裝后的寄生電感，是一個(gè)非常重要的問(wèn)題，本文后面還要專(zhuān)門(mén)討論。 
▍ 7、局部去耦設(shè)計(jì)方法  

我們從一個(gè)典型邏輯電路入手，討論局部退耦設(shè)計(jì)方法。圖 7 是典型的非門(mén)（NOT GATE） 電路。當(dāng)輸入（Input）低電平時(shí)，Q1 打開(kāi)，拉低 Q2 的基極，因此 Q4 的基極被拉低， Q3 打開(kāi)，輸出（Output）高電平。 

實(shí)際電路設(shè)計(jì)中，器件之間相互連接構(gòu)成完整系統(tǒng)，因此器件之間必然存在相互影響。作為例子，我們級(jí)聯(lián)兩個(gè)非門(mén)，如圖 8 所示，看看兩個(gè)器件之間怎樣相互影響。理想的情 況應(yīng)該是：第一個(gè)非門(mén)輸入邏輯低電平（邏輯 0） ，其輸出為高電平，第二個(gè)非門(mén)輸入為 第一個(gè)的輸出，也為高電平，因此第二個(gè)非門(mén)輸出低電平。
為保證邏輯電路能正常工作，表征電路邏輯狀態(tài)的電平值必須落在一定范圍內(nèi)。比如對(duì) 于 3.3V 邏輯，高電平大于 2V 為邏輯 1，低電平小于 0.8V 為邏輯 0。當(dāng)邏輯門(mén)電路的輸 入電平處于上述范圍內(nèi)時(shí)，電路能保證對(duì)輸入邏輯狀態(tài)的正確判斷。當(dāng)電平值處于 0.8V 到 2V 之間時(shí)，則不能保證對(duì)輸入邏輯狀態(tài)的正確判斷，對(duì)于本例的非門(mén)來(lái)說(shuō)，其輸出可能是 邏輯 0，也可能是邏輯 1，或者處于不定態(tài)。因此輸入電平超出規(guī)定范圍時(shí)，可能發(fā)生邏輯 錯(cuò)誤。 
邏輯電路在設(shè)計(jì)時(shí)采用了很多技術(shù)來(lái)保證器件本身不會(huì)發(fā)生這樣的錯(cuò)誤。但是，當(dāng)器件 安裝到電路板上，板級(jí)系統(tǒng)的其他因素仍可能導(dǎo)致類(lèi)似錯(cuò)誤的發(fā)生。圖 8 中級(jí)聯(lián)的兩個(gè)非 門(mén)共用電源端 Vcc 和接地端 GND。Vcc 到個(gè)非門(mén)供電引腳間都會(huì)存在寄生電感，個(gè)非 門(mén)的地引腳到 GND 之間也同樣存在寄生電感。在實(shí)際板級(jí)電路中設(shè)計(jì)中， 寄生電感不可 避免，電源平面、地平面、過(guò)孔、焊盤(pán)、連接焊盤(pán)的引出線都會(huì)引入額外的寄生電感。圖 8 已畫(huà)出了電源端和地端的寄生電感。當(dāng)?shù)谝粋€(gè)非門(mén)輸入高電平，其輸出低電平。此時(shí)將會(huì) 形成圖中虛線所示的電流通路，第一個(gè)非門(mén)接地處寄生電感上的電壓為： 
V=L*di/dt 
這里 i 為邏輯轉(zhuǎn)換過(guò)程形成的瞬態(tài)電流。如果電路轉(zhuǎn)換過(guò)程非?？欤ǜ咚倨骷?nèi)部晶 體管轉(zhuǎn)換時(shí)間已降到了皮秒級(jí)） ，di/dt 將是個(gè)很大的值，即使很小的寄生電感 L 也會(huì) 在電感兩端感應(yīng)出很大的電壓 V。對(duì)于一些大規(guī)模邏輯芯片，接地引腳是內(nèi)部非常多的晶 體管共用的，這些晶體管同時(shí)開(kāi)關(guān)的話，將產(chǎn)生很大的瞬態(tài)電流，再加上極快的轉(zhuǎn)換時(shí)間， 寄生電感上的感應(yīng)電壓更大。此時(shí)第一個(gè)非門(mén)的輸出信號(hào)電平為：非門(mén)本身低電平電壓+寄 生電感上的電壓。如果這一值接近 2V，可能會(huì)被第二個(gè)非門(mén)判斷為邏輯 1，從而發(fā)生邏輯錯(cuò)誤。

寄生電感可能引起電路邏輯錯(cuò)誤，那么如何解決這一問(wèn)題？ 
圖 9 展示了一種解決方法。把電容緊鄰器件放置，跨接在電源引腳和地引腳之間。正 常時(shí)，電容充電，存儲(chǔ)一部分電荷。當(dāng)非門(mén)發(fā)生翻轉(zhuǎn)瞬間，電容放電，形成瞬間的浪涌電流， 方向如圖 9 中虛線所示。這樣電路轉(zhuǎn)換所需的瞬態(tài)電流不必再由 VCC 提供，電容相當(dāng)于局 部小電源。因此電源端和地端的寄生電感被旁路掉了，寄生電感在這一瞬間沒(méi)有電流流過(guò)， 因而也不存在感應(yīng)電壓，這就保證了第一個(gè)非門(mén)輸出信號(hào)的邏輯電平值的正確性。 

所需電容可能不是一個(gè)，通常是兩個(gè)或多個(gè)電容并聯(lián)放置，小電容本身的串聯(lián)電 感，進(jìn)而小電容充放電回路的阻抗。電容的擺放、安裝距離、安裝方法、電容選擇等 問(wèn)題，本文后面會(huì)詳細(xì)介紹。
很多芯片制造商在參考設(shè)計(jì)中給出的都是這種局部去耦方式， 但并不是說(shuō)這種方 式就是最優(yōu)的。芯片商關(guān)心的是如何提高他所提供的特定器件的性能，也就是說(shuō)，著眼 點(diǎn)在器件本身，并沒(méi)有從整個(gè)電路系統(tǒng)的角度來(lái)處理電源去耦的問(wèn)題。有時(shí)你會(huì)發(fā)現(xiàn)， 對(duì)一個(gè)的電源和地引腳都單獨(dú)去耦是不現(xiàn)實(shí)的，可能是空間限制，放不下如此多的電容，也可能是成本限制。因此對(duì)于板級(jí)集成的工程師來(lái)說(shuō)，除了要熟悉局部去耦的方法 外，還要深入研究如何從整個(gè)電源分配系統(tǒng)的角度進(jìn)行電源去耦設(shè)計(jì)。 

▍ 8、從電源系統(tǒng)的角度進(jìn)行去耦設(shè)計(jì)

先插一句題外話，很多人在看資料時(shí)會(huì)有這樣的困惑，有的資料上說(shuō)要對(duì)個(gè)電源 引腳加去耦電容，而另一些資料并不是按照個(gè)電源引腳都加去偶電容來(lái)設(shè)計(jì)的，只是 說(shuō)在芯片周?chē)胖枚嗌匐娙?，然后怎么放置，怎么打孔等等。那么到底哪種說(shuō)法及做法 正確呢？我在剛接觸電路設(shè)計(jì)的時(shí)候也有這樣的困惑。其實(shí)，兩種方法都是正確的，只 不過(guò)處理問(wèn)題的角度不同?？催^(guò)本文后，你就徹底明白了。 
上一節(jié)講了對(duì)引腳去耦的方法，這一節(jié)就來(lái)講講另一種方法，從電源系統(tǒng)的角度進(jìn) 行去耦設(shè)計(jì)。該方法本著這樣一個(gè)原則：在感興趣的頻率范圍內(nèi)， 使整個(gè)電源分配 系統(tǒng)阻抗最低。其方法仍然是使用去耦電容。 
電源去耦涉及到很多問(wèn)題：總的電容多大才能滿(mǎn)足要求？如何確定這個(gè)值？選 擇那些電容值？放多少個(gè)電容？選什么材質(zhì)的電容？電容如何安裝到電路板上？電容 放置距離有什么要求？下面分別介紹。 
8.1 著名的 Target Impedance（目標(biāo)阻抗） 
目標(biāo)阻抗（Target Impedance）定義為：

其中：Vdd 為要進(jìn)行去耦的電源電壓等級(jí)，常見(jiàn)的有 5V、3.3V、1.8V、1.26V、1.2V 等。Ripple 為允許的電壓波動(dòng)，在電源噪聲余一節(jié)中我們已闡述過(guò)了，典型值為 2.5%。 
?IMAX 為負(fù)載芯片的最大瞬態(tài)電流變化。 
該定義可解釋為：能滿(mǎn)足負(fù)載最大瞬態(tài)電流供應(yīng)，且電壓變化不超過(guò)最大容許波動(dòng) 范圍的情況下，電源系統(tǒng)自身阻抗的最大值。超過(guò)這一阻抗值，電源波動(dòng)將超過(guò)容許范 圍。如果你對(duì)阻抗和電壓波動(dòng)的關(guān)系不清楚的話，請(qǐng)回顧“電容退耦的兩種解釋”一節(jié)。
對(duì)目標(biāo)阻抗有兩點(diǎn)需要說(shuō)明
1  目標(biāo)阻抗是電源系統(tǒng)的瞬態(tài)阻抗，是對(duì)快速變化的電流表現(xiàn)出來(lái)的一種阻抗特 性。
2  目標(biāo)阻抗和一定寬度的頻段有關(guān)。在感興趣的整個(gè)頻率范圍內(nèi)，電源阻抗都不 能超過(guò)這個(gè)值。阻抗是電阻、電感和電容共同作用的結(jié)果，因此必然與頻率有關(guān)。感興 趣的整個(gè)頻率范圍有多大？這和負(fù)載對(duì)瞬態(tài)電流的要求有關(guān)。顧名思義，瞬態(tài)電流是指 在極短時(shí)間內(nèi)電源必須提供的電流。如果把這個(gè)電流看做信號(hào)的話， 相當(dāng)于一個(gè)階躍 信號(hào)， 具有很寬的頻譜，這一頻譜范圍就是我們感興趣的頻率范圍。 
如果暫時(shí)不理解上述兩點(diǎn)，沒(méi)關(guān)系，繼續(xù)看完本文后面的部分，你就明白了。 
8.2 需要多大的電容 
有兩種方法確定所需的電容。第一種方法利用電源驅(qū)動(dòng)的負(fù)載計(jì)算電容。這種 方法沒(méi)有考慮 ESL 及 ESR 的影響，因此很不精確，但是對(duì)理解電容的選擇有好處。

第二種方法就是利用目標(biāo)阻抗（Target Impedance）來(lái)計(jì)算總電容，這是業(yè)界通用的 方法，得到了廣泛驗(yàn)證。你可以先用這種方法來(lái)計(jì)算，然后做局部微調(diào)，能達(dá)到很好的 效果，如何進(jìn)行局部微調(diào)，是一個(gè)更高級(jí)的話題。下面分別介紹兩種方法。 
方法一：利用電源驅(qū)動(dòng)的負(fù)載計(jì)算電容 
設(shè)負(fù)載（容性）為 30pF，要在 2ns 內(nèi)從 0V 驅(qū)動(dòng)到 3.3V，瞬態(tài)電流為：

如果共有 36 個(gè)這樣的負(fù)載需要驅(qū)動(dòng)，則瞬態(tài)電流為：36*49.5mA=1.782A。假設(shè)容 許電壓波動(dòng)為：3.3*2.5%=82.5 mV，所需電容為 
C=I*dt/dv=1.782A*2ns/0.0825V=43.2nF 
說(shuō)明：所加的電容實(shí)際上作為抑制電壓波紋的儲(chǔ)能元件，該電容必須在 2ns 內(nèi)為 負(fù)載提供 1.782A 的電流， 同時(shí)電壓下降不能超過(guò) 82.5 mV， 因此電容值應(yīng)根據(jù) 82.5 mV 來(lái)計(jì)算。記住： 
電容放電給負(fù)載提供電流，其本身電壓也會(huì)下降，但是電壓下降的不能超過(guò) 82.5 mV（容許的電壓波紋） 。這種計(jì)算沒(méi)什么實(shí)際意義，之所以放在這里說(shuō)一下，是為了 讓大家對(duì)去耦原理認(rèn)識(shí)更深。 
方法二：利用目標(biāo)阻抗計(jì)算電容（設(shè)計(jì)思想很?chē)?yán)謹(jǐn)，要吃透） 
為了清楚的說(shuō)明電容的計(jì)算方法，我們用一個(gè)例子。要去耦的電源為 1.2V，容 許電壓波動(dòng)為 2.5%，最大瞬態(tài)電流 600mA， 
第一步：計(jì)算目標(biāo)阻抗 

第二步：確定穩(wěn)壓電源頻率響應(yīng)范圍。 
和具體使用的電源片子有關(guān)，通常在 DC 到幾百 kHz 之間。這里設(shè)為 DC 到 100kHz。在 100kHz 以下時(shí)，電源芯片能很好的對(duì)瞬態(tài)電流做出反應(yīng)，高于 100kHz 時(shí)， 表現(xiàn)為很高的阻抗，如果沒(méi)有外加電容，電源波動(dòng)將超過(guò)允許的 2.5%。為了在高于 100kHz 時(shí)仍滿(mǎn)足電壓波動(dòng)小于 2.5%要求，應(yīng)該加多大的電容？ 
第三步：計(jì)算 bulk 電容 
當(dāng)頻率處于電容自諧振點(diǎn)以下時(shí)，電容的阻抗可近似表示為： 

頻率 f 越高，阻抗越小，頻率越低，阻抗越大。在感興趣的頻率范圍內(nèi)，電容的 最大阻抗不能超過(guò)目標(biāo)阻抗，因此使用 100kHz 計(jì)算（電容起作用的頻率范圍的最低頻率，對(duì)應(yīng)電容最高阻抗）。

當(dāng)頻率處于電容自諧振點(diǎn)以上時(shí)，電容的阻抗可近似表示為：

頻率 f 越高，阻抗越大，但阻抗不能超過(guò)目標(biāo)阻抗。假設(shè) ESL 為 5nH，則最高有 效頻率為：

如果希望電源系統(tǒng)在 500MHz 以下時(shí)都能滿(mǎn)足電壓波動(dòng)要求，就必須控制電容的 寄生電感。必須滿(mǎn)足 2πf×Lmax≤XMAX ，所以有： 

假設(shè)使用 AVX 公司的 0402 封裝陶瓷電容，寄生電感約為 0.4nH，加上安裝到電 路板上后過(guò)孔的寄生電感（本文后面有計(jì)算方法）假設(shè)為 0.6nH，則總的寄生電感為 1 nH。為了滿(mǎn)足總電感不大于 0.16 nH 的要求，我們需要并聯(lián)的電容個(gè)數(shù)為：1/0.016=62.5 個(gè)，因此需要 63 個(gè) 0402 電容。為了在 1.6MHz 時(shí)阻抗小于目標(biāo)阻抗，需要電容為： 

因此個(gè)電容的電容為 1.9894/63=0.0316 uF。 
綜上所述，對(duì)于這個(gè)系統(tǒng)，我們選擇 1 個(gè) 31.831 uF 的大電容和 63 個(gè) 0.0316 uF 的小電容即可滿(mǎn)足要求。 
注意：以上基于目標(biāo)阻抗（Target Impedance）的計(jì)算，只是為了說(shuō)明這種方法的 基本原理，實(shí)際中不能這樣簡(jiǎn)單的計(jì)算就了事，因?yàn)檫€有很多問(wèn)題需要考慮。學(xué)習(xí)的重 點(diǎn)是這種方法的核心思想。 
8.3 相同容值電容的并聯(lián) 
使用很多電容并聯(lián)能有效地小阻抗。63 個(gè) 0.0316 uF 的小電容 （個(gè)電容 ESL 為 1 nH）并聯(lián)的效果相當(dāng)于一個(gè)具有 0.159 nH ESL 的 1.9908 uF 電容。 

單個(gè)電容及并聯(lián)電容的阻抗特性如圖 10 所示。并聯(lián)后仍有相同的諧振頻率，但是 并聯(lián)電容在一個(gè)頻率點(diǎn)上的阻抗都小于單個(gè)電容。
但是，從圖中我們看到，阻抗曲線呈 V 字型，隨著頻率偏離諧振點(diǎn)，其阻抗仍然 上升的很快。要在很寬的頻率范圍內(nèi)滿(mǎn)足目標(biāo)阻抗要求，需要并聯(lián)大的同值電容。這 不是一種好的方法，造成極大地浪費(fèi)。有些人喜歡在電路板上放置很多 0.1uF 電容，如 果你設(shè)計(jì)的電路工作頻率很高，信號(hào)變化很快，那就不要這樣做，最好使用不同容值的 組合來(lái)構(gòu)成相對(duì)平坦的阻抗曲線。 
8.4 不同容值電容的并聯(lián)與反諧振（Anti-Resonance）
容值不同的電容具有不同的諧振點(diǎn)。圖 11 畫(huà)出了兩個(gè)電容阻抗隨頻率變化的曲線。 

左邊諧振點(diǎn)之前，兩個(gè)電容都呈容性，右邊諧振點(diǎn)后，兩個(gè)電容都呈感性。在兩個(gè)諧振 點(diǎn)之間，阻抗曲線交叉，在交叉點(diǎn)處，左邊曲線代表的電容呈感性，而右邊曲線代表的電容 呈容性，此時(shí)相當(dāng)于 LC 并聯(lián)電路。對(duì)于 LC 并聯(lián)電路來(lái)說(shuō)，當(dāng) L 和 C 上的電抗相等時(shí)， 發(fā)生并聯(lián)諧振。因此，兩條曲線的交叉點(diǎn)處會(huì)發(fā)生并聯(lián)諧振，這就是反諧振效應(yīng)，該頻率點(diǎn) 為反諧振點(diǎn)。電導(dǎo) G=jwc2+1/jwL1,未考慮 ESR

兩個(gè)容值不同的電容并聯(lián)后， 阻抗曲線如圖 12 所示。從圖 12 中我們可以得出兩個(gè)結(jié)論： 
a  不同容值的電容并聯(lián)， 其阻抗特性曲線的底部要比圖 10 阻抗曲線的底部平坦得多 （雖 然存在反諧振點(diǎn)，有一個(gè)阻抗尖峰） ，因而能更有效地在很寬的頻率范圍內(nèi)小阻抗。 
b  在反諧振（Anti-Resonance）點(diǎn)處，并聯(lián)電容的阻抗值無(wú)限大，高于兩個(gè)電容任何一個(gè)單 獨(dú)作用時(shí)的阻抗。并聯(lián)諧振或反諧振現(xiàn)象是使用并聯(lián)去耦方法的不足之處。 
在并聯(lián)電容去耦的電路中， 雖然大多數(shù)頻率值的噪聲或信號(hào)都能在電源系統(tǒng)中找到低 阻抗回流路徑，但是對(duì)于那些頻率值接近反諧振點(diǎn)的，由于電源系統(tǒng)表現(xiàn)出的高阻抗，使得 這部分噪聲或信號(hào)能無(wú)法在電源分配系統(tǒng)中找到回流路徑，最終會(huì)從 PCB 上發(fā)射出去 （空氣也是一種介質(zhì)，波阻抗只有幾百歐姆） ，從而在反諧振頻率點(diǎn)處產(chǎn)生嚴(yán)重的 EMI 問(wèn)題。因此，并聯(lián)電容去耦的電源分配系統(tǒng)一個(gè)重要的問(wèn)題就是：合理的選擇電容，盡可能 的壓低反諧振點(diǎn)處的阻抗。 
8.5 ESR 對(duì)反諧振（Anti-Resonance）的影響 
Anti-Resonance  給電源去耦帶來(lái)麻煩，但幸運(yùn)的是，實(shí)際情況不會(huì)圖 12 顯示的那么糟 糕。實(shí)際電容除了 LC 之外，還存在等效串聯(lián)電感 ESR，因此，反諧振點(diǎn)處的阻抗也不會(huì)是 無(wú)限大的。實(shí)際上，可以通過(guò)計(jì)算得到反諧振點(diǎn)處的阻抗為 

其中，X 為反諧振點(diǎn)處單個(gè)電容的阻抗虛部（均相等） 。現(xiàn)代工藝生產(chǎn)的貼片電容，等效串聯(lián)阻抗很低，因此就有辦法控制電容并聯(lián)去耦時(shí)反諧振點(diǎn)處的阻抗。等效串聯(lián)電感 ESR 使 整個(gè)電源分配系統(tǒng)的阻抗特性趨于平坦。 
8.6 怎樣合理選擇電容組合 
前面我們提到過(guò)，瞬態(tài)電流的變化相當(dāng)于階躍信號(hào)，具有很寬的頻譜。因而，要對(duì)這一 電流需求補(bǔ)償，就必須在很寬的頻率范圍內(nèi)提供足夠低的電源阻抗。但是，不同電容的有效 頻率范圍不同，這和電容的諧振頻率有關(guān)（嚴(yán)格來(lái)說(shuō)應(yīng)該是安裝后的諧振頻率） ，有效頻 率范圍（電容能提供足夠低阻抗的頻率范圍）是諧振點(diǎn)附近一小段頻率。因此要在很寬的頻 率范圍內(nèi)提供足夠低的電源阻抗，就需要很多不同電容的組合。 
你可能會(huì)說(shuō)，只用一個(gè)容值，只要并聯(lián)電容數(shù)足夠多，也能達(dá)到同樣低的阻抗。的確 如此，但是在實(shí)際應(yīng)用中你可以算一下，多數(shù)時(shí)候，所需要的電容數(shù)很大。真要這樣做的 話，可能你的電路板上密密麻麻的全是電容。既不專(zhuān)業(yè)，也沒(méi)必要。選擇電容組合，要考慮的問(wèn)題很多，比如選什么封裝、什么材質(zhì)、多大的容值、容值的 間隔多大、主時(shí)鐘頻率及其各次諧波頻率是多少、信號(hào)上升時(shí)間等等，這需要根據(jù)具體的設(shè) 計(jì)來(lái)專(zhuān)門(mén)設(shè)計(jì)。 
通常，用鉭電容或電解電容來(lái)進(jìn)行板級(jí)低頻段去耦。電容的計(jì)算方法前面講過(guò)了，需 要提醒一點(diǎn)的是，最好用幾個(gè)或多個(gè)電容并聯(lián)以小等效串聯(lián)電感。這兩種電容的 Q 值很 低，頻率選擇性不強(qiáng)，非常適合板級(jí)濾波。 
高頻小電容的選擇有些麻煩，需要分頻段計(jì)算?？梢园研枰ヱ畹念l率范圍分成幾段， 一段單獨(dú)計(jì)算，用多個(gè)相同容值電容并聯(lián)達(dá)到阻抗要求，不同頻段選擇的不同的電容值。但這種方法中，頻率段的劃分要根據(jù)計(jì)算的結(jié)果不斷調(diào)整.一般劃分 3 到 4 個(gè)頻段就可以了，這樣需要 3 到 4 個(gè)容值等級(jí)。實(shí)際上，選擇的容 值等級(jí)越多，阻抗特性越平坦，但是沒(méi)必要用非常多的容值等級(jí)，阻抗的平坦當(dāng)然好，但是 我們的最終目標(biāo)是總阻抗小于目標(biāo)阻抗，只要能滿(mǎn)足這個(gè)要求就行。 
在某個(gè)等級(jí)中到底選擇那個(gè)容值，還要看系統(tǒng)時(shí)鐘頻率。前面講過(guò)，電容的并聯(lián)存在反 諧振，設(shè)計(jì)時(shí)要注意，盡不要讓時(shí)鐘頻率的各次諧波落在反諧振頻率附近。比如在零點(diǎn)幾 微法等級(jí)上選擇 0.47、0.22、0.1 還是其他值，要計(jì)算以下安裝后的諧振頻率再來(lái)定。 
還有一點(diǎn)要注意，容值的等級(jí)不要超過(guò) 10 倍。比如你可以選類(lèi)似 0.1、0.01  、0.001 這樣的組合。因?yàn)檫@樣可以有效控制反諧振點(diǎn)阻抗的幅度， 間隔太大， 會(huì)使反諧振點(diǎn)阻抗很大。
當(dāng)然這不是絕對(duì)的，最好用軟件看一下，最終目標(biāo)是反諧振點(diǎn)阻抗能滿(mǎn)足要求。 高頻小電容的選擇，要想得到最優(yōu)組合，是一個(gè)反復(fù)迭代尋找最優(yōu)解的過(guò)程。最好的辦 法就是先粗略計(jì)算一下大致的組合，然后用電源完整性仿真軟件做仿真，再做局部調(diào)整，能 滿(mǎn)足目標(biāo)阻抗要求即可，這樣直觀方便，而且控制反諧振點(diǎn)比較容易。而且可以把電源平面 的電容也加進(jìn)來(lái)，聯(lián)合設(shè)計(jì)。 
圖 13 是一個(gè)電容組合的例子。這個(gè)組合中使用的電容為：2 個(gè) 680uF 鉭電容， 7 個(gè) 2.2uF 陶瓷電容（0805 封裝） ，13 個(gè) 0.22uF 陶瓷電容（0603 封裝） ，26 個(gè) 0.022uF 陶 瓷電容（0402 封裝） 。圖中，上部平坦的曲線是 680uF 電容的阻抗曲線，其他三個(gè)容值的 曲線為圖中的三個(gè) V 字型曲線，從左到右一次為 2.2uF、0.22uF、0.022uF?？偟淖杩骨€ 為圖中底部的粗包絡(luò)線。 
這個(gè)組合實(shí)現(xiàn)了在 500kHz 到 150MHz 范圍內(nèi)保持電源阻抗在 33 毫歐以下。到 500MHz 頻率點(diǎn)處，阻抗上升到 110 毫歐。從圖中可見(jiàn)，反諧振點(diǎn)的阻抗控制得很低。 

小電容的介質(zhì)一般常規(guī)設(shè)計(jì)中都選則陶瓷電容。NP0 介質(zhì)電容的 ESR 要低得多，對(duì)于 有更嚴(yán)格阻抗控制的局部可以使用，但是注意這種電容的 Q 值很高，可能引起嚴(yán)重的高頻 振鈴，使用時(shí)要注意。 
封裝的選擇，只要加工能力允許，當(dāng)然越小越好，這樣可以得到更低的 ESL，也可以留 出更多的布線空間。但不同封裝，電容諧振頻率點(diǎn)不同，容值范圍也不同，可能影響到最終 的電容數(shù)。因此，電容封裝尺寸、容值要聯(lián)合考慮?？傊罱K目標(biāo)是，用最少的電容達(dá)到 目標(biāo)阻抗要求，輕安裝和布線的壓力。 
8.7 電容的去耦半徑
電容去耦的一個(gè)重要問(wèn)題是電容的去耦半徑。大多數(shù)資料中都會(huì)提到電容擺放要盡靠 近芯片，多數(shù)資料都是從小回路電感的角度來(lái)談這個(gè)擺放距離問(wèn)題。確實(shí)，小電感是一 個(gè)重要原因，但是還有一個(gè)重要的原因大多數(shù)資料都沒(méi)有提及，那就是電容去耦半徑問(wèn)題。
如果電容擺放離芯片過(guò)遠(yuǎn)，超出了它的去耦半徑，電容將失去它的去耦的作用。 
理解去耦半徑最好的辦法就是考察噪聲源和電容補(bǔ)償電流之間的相位關(guān)系。當(dāng)芯片對(duì)電 流的需求發(fā)生變化時(shí)，會(huì)在電源平面的一個(gè)很小的局部區(qū)域內(nèi)產(chǎn)生電壓擾動(dòng)，電容要補(bǔ)償這 一電流（或電壓），就必須先感知到這個(gè)電壓擾動(dòng)。信號(hào)在介質(zhì)中傳播需要一定的時(shí)間，因 此從發(fā)生局部電壓擾動(dòng)到電容感知到這一擾動(dòng)之間有一個(gè)時(shí)間延遲。同樣，電容的補(bǔ)償電流 到達(dá)擾動(dòng)區(qū)也需要一個(gè)延遲。因此必然造成噪聲源和電容補(bǔ)償電流之間的相位上的不一致。特定的電容，對(duì)與它自諧振頻率相同的噪聲補(bǔ)償效果最好，我們以這個(gè)頻率來(lái)衡這種相位 關(guān)系。設(shè)自諧振頻率為 f，對(duì)應(yīng)波長(zhǎng)為λ，補(bǔ)償電流表達(dá)式可寫(xiě)為： 

其中，A 是電流幅度，R 為需要補(bǔ)償?shù)膮^(qū)域到電容的距離，C 為信號(hào)傳播速度。 
當(dāng)擾動(dòng)區(qū)到電容的距離達(dá)到λ/4 時(shí)，補(bǔ)償電流的相位為π ，和噪聲源相位剛好差 180 度，即完全反相。此時(shí)補(bǔ)償電流不再起作用，去耦作用失效，補(bǔ)償?shù)哪軣o(wú)法及時(shí)送達(dá)。為 了能有效傳遞補(bǔ)償能，應(yīng)使噪聲源和補(bǔ)償電流的相位差盡可能的小，最好是同相位的。距 離越近，相位差越小，補(bǔ)償能傳遞越多，如果距離為 0，則補(bǔ)償能百分之百傳遞到擾動(dòng) 區(qū)。這就要求噪聲源距離電容盡可能的近，要遠(yuǎn)小于λ/4 。實(shí)際應(yīng)用中，這一距離最好控 制在λ/40~λ/50 之間，這是一個(gè)驗(yàn)數(shù)據(jù)。 例如：0.001uF 陶瓷電容，如果安裝到電路板上后總的寄生電感為 1.6nH，那么其安裝 后的諧振頻率為 125.8MHz，諧振周期為 7.95ps。假設(shè)信號(hào)在電路板上的傳播速度為 166ps/inch，則波長(zhǎng)為 47.9 英寸。電容去耦半徑為 47.9/50=0.958 英寸，大約等于 2.4 厘 米。
本例中的電容只能對(duì)它周?chē)?2.4 厘米范圍內(nèi)的電源噪聲進(jìn)行補(bǔ)償，即它的去耦半徑 2.4 厘米。不同的電容，諧振頻率不同，去耦半徑也不同。對(duì)于大電容，因?yàn)槠渲C振頻率很低， 對(duì)應(yīng)的波長(zhǎng)非常長(zhǎng)，因而去耦半徑很大，這也是為什么我們不太關(guān)注大電容在電路板上放置 位置的原因。對(duì)于小電容，因去耦半徑很小，應(yīng)盡可能的靠近需要去耦的芯片，這正是大多 數(shù)資料上都會(huì)反復(fù)強(qiáng)調(diào)的，小電容要盡可能近的靠近芯片放置。 

8.8 電容的安裝方法 
電容的擺放 
對(duì)于電容的安裝，首先要提到的就是安裝距離。容值最小的電容，有最高的諧振頻率， 去耦半徑最小，因此放在最靠近芯片的位置。容值稍大些的可以距離稍遠(yuǎn)，最外層放置容值 最大的。但是，所有對(duì)該芯片去耦的電容都盡靠近芯片。下面的圖 14 就是一個(gè)擺放位置 的例子。本例中的電容等級(jí)大致遵循 10 倍等級(jí)關(guān)系。 

還有一點(diǎn)要注意，在放置時(shí)， 最好均勻分布在芯片的四周，對(duì)一個(gè)容值等級(jí)都要這樣。通常芯片在設(shè)計(jì)的時(shí)候就考慮到了電源和地引腳的排列位置，一般都是均勻分布在芯片 的四個(gè)邊上的。因此，電壓擾動(dòng)在芯片的四周都存在，去耦也必須對(duì)整個(gè)芯片所在區(qū)域均 勻去耦。如果把上圖中的 680pF 電容都放在芯片的上部，由于存在去耦半徑問(wèn)題，那么就 不能對(duì)芯片下部的電壓擾動(dòng)很好的去耦。 
電容的安裝 
在安裝電容時(shí)，要從焊盤(pán)拉出一小段引出線，然后通過(guò)過(guò)孔和電源平面連接，接地端也 同樣。這樣流電容的電流回路為：電源平面->過(guò)孔->引出線->焊盤(pán)->電容->焊盤(pán)->引出>過(guò) 孔->地平面，圖 15 直觀的顯示了電流的回流路徑。 

放置過(guò)孔的基本原則就是讓這一環(huán)路面積最小，進(jìn)而使總的寄生電感最小。圖 16 顯示 了幾種過(guò)孔放置方法。

第一種方法從焊盤(pán)引出很長(zhǎng)的引出線然后連接過(guò)孔，這會(huì)引入很大的寄生電感，一定要 避免這樣做，這時(shí)最糟糕的安裝方式。 
第二種方法在焊盤(pán)的兩個(gè)端點(diǎn)緊鄰焊盤(pán)打孔，比第一種方法路面積小得多，寄生電感也 較小，可以接受。 
第三種在焊盤(pán)側(cè)面打孔，進(jìn)一步小了回路面積，寄生電感比第二種更小，是比較好的 方法。 
第四種在焊盤(pán)兩側(cè)都打孔，和第三種方法相比，相當(dāng)于電容一端都是通過(guò)過(guò)孔的并聯(lián)接入電源平面和地平面，比第三種寄生電感更小，只要空間允許，盡用這種方法。 
最后一種方法在焊盤(pán)上直接打孔，寄生電感最小，但是焊接是可能會(huì)出現(xiàn)問(wèn)題，是否使 用要看加工能力和方式。 
推薦使用第三種和第四種方法。 
需要強(qiáng)調(diào)一點(diǎn)：有些工程師為了節(jié)省空間，有時(shí)讓多個(gè)電容使用公共過(guò)孔。任何情況下都不 要這樣做。最好想辦法優(yōu)化電容組合的設(shè)計(jì)，少電容數(shù)。 
由于印制線越寬，電感越小，從焊盤(pán)到過(guò)孔的引出線盡加寬，如果可能，盡和焊盤(pán) 寬度相同。這樣即使是 0402 封裝的電容，你也可以使用 20mil 寬的引出線。引出線和過(guò) 孔安裝如圖 17 所示，注意圖中的各種尺寸。

▍ 9 結(jié)束語(yǔ)
電源系統(tǒng)去耦設(shè)計(jì)要把引腳去耦和電源平面去耦結(jié)合使用已達(dá)到最優(yōu)設(shè)計(jì)。時(shí)鐘、 PLL、 DLL 等去耦設(shè)計(jì)要使用引腳去耦，必要時(shí)還要加濾波網(wǎng)絡(luò)，模擬電源部分還要使用磁珠等進(jìn) 行濾波。針對(duì)具體應(yīng)用選擇退耦電容的方法也很流行，如在電路板上發(fā)現(xiàn)某個(gè)頻率的干擾較 大，就要專(zhuān)門(mén)針對(duì)這一頻率選擇合適的電容，改進(jìn)系統(tǒng)設(shè)計(jì)?？傊?，電源系統(tǒng)的設(shè)計(jì)和具體 應(yīng)用密切相關(guān)，不存在放之四海皆準(zhǔn)的具體方案。關(guān)鍵是掌握基本的設(shè)計(jì)方法，具體情況具 體分析，才能很好的解決電源去耦問(wèn)。